GUC 业界领先的 TSMC SoIC-X 专用 UCIe Face-up IP 完成投片

台湾新竹–2025年7月21日–先进 ASIC 领导厂商创意电子 (GUC) 本日宣布在台积电 N5 制程上成功流片业界领先的通用小晶片互连高速™ (UCIe™) PHY Face-Up IP，以便与台积电 SoIC®-X 技术整合。此 IP 目标锁定 AI、HPC、xPU 和网络链接应用，搭载自适应电压调节 (AVS) 技术，达到突破性 36Gbps 性能，在特定数据速率下，功率效益提高可达2倍。此解决方案提供裸晶边缘每毫米 1.5TB/s 的带宽密度，在业界遥遥领先。此芯片利用 TSMC 先进 SoIC-X 和 CoWoS® (Chip-on-Wafer-on-Substrate) 封装技术进行组装。

今年稍早，GUC 在 2025 TSMC 北美技术论坛展示全球首款 N3P UCIe-32G 测试芯片。2024 年，GUC 针对 TSMC N5 制程的 UCIe LP(Low Power) 解决方案也完成投片，搭载 AVS 技术，旨在满足 AI、HPC 和网络链接应用中，多芯片整合逐渐成长的带宽需求。GUC 利用在 3D 接口 IP 和 SoIC 设计领域的丰富经验，开发出 Face-Up 版本的 UCIe LP IP，针对 SoIC-X 配置的底层裸晶实现完善的裸晶互连。放眼未来，GUC 正在积极开发 UCIe 64G IP，计划在 2025 年末完成投片，以满足更高性能新一代小芯片系统日益成长的高带宽需求。

为了减少 PHY 耗电量，所有 GUC UCIe LP IP 均搭载自适应电压调节 (AVS) 技术，将供应电压和驱动强度优化，使功率效益提升高达 2 倍。训练中的算法会动态选择最小电压和驱动强度，以符合眼图裕量标准，确保在多种的电压和温度条件下，维持高可靠性的运作。此外，此 IP 整合 proteanTecs 的 I/O 信号质量监测功能，允许实时监测效能，而且无需再训练或中断数据传输。

为了方便整合，GUC 利用 UCIe 串流通讯协议，开发了适用于 AXI、CXS 和 CHI 总线的网桥接口设计。这些网桥接口设计经过优化，具备高流量密度、低延迟和低功率的特点，搭配高效率的端对端流量控制，促进从单芯片 NoC 总线架构到小芯片系统的无缝转变。它们支持动态电压频率调节 (DVFS)设计，实现数字供应电压和总线频率的实时变化，同时确保数据流不会中断。

「随着领先业界的 N3P 和 N5 UCIe 解决方案的问世，我们也正式推出全新的 SoIC-X 专用的 UCIe Face-Up IP，功率效益提高两倍，可支36Gbps。」GUC 营销长 Aditya Raina 表示。「我们打造了通过流片验证的完整 2.5D/3D 小芯片 IP 组合，涵盖 TSMC 的 7nm、5nm 和 3nm 制程技术。结合我们在设计、封装整合、电热模拟、DFT、生产测试方面的专业能力，我们提供全方面解决方案，为 AI、HPC、xPU 和网络链接客户加快开发周期和产品 ramp-up 阶段。」

GUC 技术长 Igor Elkanovich 补充道「我们的使命在于提供最快、最低功率的 2.5D/3D 小芯片接口 IP，确保从单体式 SoC 顺利转变到模块化小芯片架构。」「整合 2.5D 与 3D 封装、运用 HBM3/4、UCIe 与 GLink-3D 接口，都是为了高度模块化处理器铺路，以便超越传统的光罩尺寸极限。」

GUC UCIe LP Face-up IP 亮點

• 支援 SoIC-X 底层裸晶
• 可达到单通道 36Gbps
• 带宽密度：每 mm 1.5TB/s
• 搭载自适应电压调节 (AVS) 技术，PHY 功率效益提高 2 倍
• AXI、CXS 和 CHI 总线网桥
• 具备动态电压频率调节 (DVFS)，适用于使用者并行总线
• 由 proteanTecs 监测每一信道执行中模式 I/O 讯号质量