创意电子完成采用自适应电压调节 (AVS) 的 UCIe 40Gbps IP 设计定案

先进特殊应用集成电路 (ASIC) 领导厂商创意电子 (GUC) 今天宣布，已正式设计定案每通道 40Gbps çš„ Universal Chiplet Interconnect Express™ (UCIe™) 物理层 IP 在台积电N5制程，超越 UCIe 目前的最高速度，可运用于 AI/HPC/xPU/网络应用。UCIe 40G 小芯片接口提供领先业界的带宽密度，每毫米芯片边缘可达 1,645 GB/s。此 IP 支持高达 40Gbps 的任何速度，并采用自适应电压调节 (AVS) 技术来降低供电电压，能在满足所需速度时达到 2 倍的能源效率提升。此芯片系采用台积电 CoWoS® (Chip on Wafer on Substrate)先进封装技术完成集成。

继创意电子在 2023 年推出全球业界第一个 UCIe 32G 在台积电N3P制程的解决方案后，为了满足人工智能 (AI)/高效能运算 (HPC)/网络应用中多晶粒整合对高带宽的需求，创意电子更进一步完成了 UCIe 40G 在台积电N5制程的设计定案。为了进一步降低物理层功耗，创意电子采用自适应电压调节 (AVS) 技术，优化 PHY 供电电压和驱动强度，将能源效率提升了 2 倍。通过训练算法选择最低的供电电压和驱动强度，以符合眼图开启裕量 (Eye-opening margin) 的标准，确保在电压和温度变化的情况下能稳定运行。此 IP 整合了经过流片验证的 proteanTecs I/O 信号质量监控逻辑，在数据传输的任务模式下，可以时时监控信号质量，不需重新训练，也不会造成任何数据传输中断。

为便于客户SOC设计整合，创意电子基于 UCIe 串流协议开发了 AXI、CXS å’Œ CHI 总线的网桥接口。这些网桥经过优化，具备高流量密度、低功耗、低数据传输延迟，以及高效率的端对端流程控管等优异特性，有助于顺畅无碍地由单芯片 NoC 转换至小芯片架构；这些网桥支持动态电压频率调节 (DVFS)，可以在确保数据流不中断的情况下，完成数字供电电压和总线频率的实时变更。为了支持 在台积电SoIC-X® 底部晶粒的 IP 整合，在加入用于供电和接口信号的硅通孔(TSV) 之后，可以采用「面朝上」的放置方式。
创意电子营销长 Aditya Raina 表示：「我们很荣幸宣布推出支持 40 Gbps 并且能源效率提升了 2 倍的新一代的 UCIe IP。我们采用台积电的 7 纳米、5 纳米和 3 纳米技术，建立了完备且经过流片验证的 2.5D/3D 小芯片 IP 产品组合。针对包括 CoWoS®ã€InFO 及 TSMC-SoIC® 等台积电 3DFabric® 产品，创意电子将结合自身的设计专业能力、封装设计、电气和热模拟、DFT 与生产测试能力，为客户提供稳健且全方位的解决方案，协助他们缩短设计周期，快速推出人工智能 (AI)/高效能运算 (HPC)/xPU/网络等产品。」

创意电子技术长 Igor Elkanovich 表示：「我们致力推出速度最快、功耗最低的 2.5D/3D 小芯片接口 IP，让客户顺畅无碍地由单芯片转换至小芯片架构。2.5D 与 3D 封装现在都趋向使用 HBM3/4、UCIe 及 GLink-3D 接口，这有助于日后研发出高度模块化且远大于光罩尺寸的新一代处理器。」

创意电子 UCIe 重要特色

• 每通道 40Gbps
• 带宽密度：每毫米 1,645 GB/s
• 自适应电压调节 (AVS)，物理层能源效率提升 2 倍
• AXI、CXS 及 CHI 总线网桥接口
• 用户并行总线支持动态电压频率调节 (DVFS)
• 每信道都有由 proteanTecs 提供的任务模式 I/O 信号质量监控功能

若要进一步了解创意电子的 UCIe IP äº§å“ç»„合和 CoWoS^®/3DIC^® å…¨æ–¹ä½è§£å†³æ–¹æ¡ˆï¼Œè¯·è”络您的创意电子销售代表 https://www.guc-asic.com/en/about-offices.php