Imperas RISC-V验证IP解决方案新增浮点架构验证测试套件

1月25日，RISC-V处理器验证技术的领导者 Imperas软件有限公司今天宣布，Imperas RISC-V验证IP(VIP)解决方案新增了浮点架构验证测试套件，涵盖32位单精度(32F)、64位单精度(64F)和64位双精度(64D)的 RISC-V规范。这些测试扩展了目前Imperas的测试范围，用于批准和接近批准的规范测试，并补充了业界事实上采用的Imperas RISC-V验证参考模型。

处理器验证是任何开发团队的基本重点。早期发现的设计错误有助于项目按期完成，并为目标市场提供及时的解决方案。后期bug的影响以及相关的 成本可能是巨大的。一个经常被引用的例子是1994年终端用户在部署的设备中发现的英特尔浮点错误。这个问题的总经济影响当时被报告为 4.75亿美元的税前费用。

最新的RISC-V验证 "步骤和比较 "方法可用于根据封装在SystemVerilog UVM环境中的Imperas黄金参考模型验证RTL处理器实现。这涵盖了异步事件，并在发现问题时提供了一个无缝、省时的调试分析过渡。

已批准的RISC-V规范定义了以下标准扩展：

• 32F：32位单精度浮点（IEEE 754-2008算术标准）。
• 32D：64位单精度浮点（IEEE 754-2008算术标准）。
• 64F：64位单精度浮点（IEEE 754-2008算术标准）。
• 64D: 64位双精度浮点数(IEEE 754-2008算术标准)

为了帮助开发人员确保他们的处理器设计符合RISC-V规范，Imperas开发了一个用于定向测试的指令流测试生成器，现在提供了许多架构 验证测试套件。

总共超过350万条指令的套件现在可以作为开放源码免费提供，包括：

• RV32F、RV64F和RV64D批准规范的新测试套件。
• RV32/64IMC批准规格的测试套件。
• RISC-V Vectors测试套件

配置：spec:0.8，xlen:32，elen:32，vlen:256，slen:256，FP:IEEE754。

请联系Imperas公司获取0.9、1.0草案规格版本和xlen、elen、vlen、slen的其他配置。

• RV32/64K Crypto(标量)0.8.0规范草案的测试套件。
• RV32/64B位操作0.93规范草案测试套件。

Imperas测试套件用于ISA架构合规性验证，并不是全面、完整、完整的硬件设计验证测试套件，无法证明硬件无错误。

Imperas RISC-V验证IP解决方案新增浮点架构验证测试套件

覆盖率是任何验证计划的一个关键方面，因为它有助于衡量设计完成和出带里程碑的质量目标的进展。为了支持指令和架构功能覆盖 率，Imperas RISC-V黄金参考模型进一步增强了内置监控器，以提供覆盖率指标，而无需进行后仿真处理或其他日志文件分析的延迟。

免费的riscvOVPsimPlus RISC-V参考模型和仿真器已在整个RISC-V验证生态系统中被广泛采用，它支持RV32/64 IMAFDC的RISC-V认证规范，还支持Vector "V"、Hypervisor仿真 "H"、Bit Manipulation "B "和Crypto（Scalar）"K "扩展的 "接近认证 "的ISA扩展。

为了支持参考模型的SystemVerilog封装，Imperas RISC-V处理器验证IP(VIP)包包括示例SystemVerilog支持组件和模块，用于Imperas RISC-V黄金参考模型和被测RTL核之间在分步比较验证流程中的接口和同步。这种方法涵盖了异步事件和调试模式操作的重要方面，同时还支持DV工程师 在测试故障分析和解决过程中直接在兴趣点进行主动调查。

Imperas提供可扩展平台套件(EPK)，该套件作为源码提供，包括平台、模型、脚本和软件以缩短生产时间。EPK包含：

• 与Google RISCV-DV指令流生成器流程一起使用的示例平台。
• SystemVerilog*封装测试台的分步比较平台示例。
• RISC-V功能覆盖的示例平台

* SystemVerilog支持的平台可与我们的合作伙伴Cadence Xcelium、Mentor Questa、Synopsys VCS环境和Metrics基于云的解决方案一起使用。

"RISC-V处理器设计人员正在推动设计创新的边界，而专用浮点硬件可能是最苛刻的验证任务之一，"Imperas软件有限公司首席执行官 Simon Davidmann说。"Imperas浮点测试支持处理器DV，其基于指令的测试跨越架构包络，并使用'步骤和比较'流程与Imperas参考模型，涵 盖异步事件，无缝过渡到调试和解决问题。"

可用性

免费的riscvOVPsimPlus包，包括测试套件和功能覆盖率分析，现在可以在OVPworld网站 www.ovpworld.org/riscvOVPsimPlus。riscvOVPsimPlus解决方案是开发和验证的入门坡道，包括 来自Imperas的专有免费软件许可，涵盖了免费的商业使用和学术使用。仿真器包还包括一个完整的开源模型，以Apache 2.0许可证授权。

RISC-V处理器验证IP、示例测试台和任何客户特定的测试套件都是Imperas的商业解决方案。Imperas还为需要多核或自定义指 令支持和高级验证技术的更高级RISC-V设计的开发人员提供解决方案。

Imperas还为早期软件开发和硬件验证中使用的虚拟平台提供了丰富的模型库，包括围绕使用 "虚拟 "测试场的持续集成和回归的方法以及对Cadence Palladium、Mentor Veloce、Synopsys Zebu提供的硬件仿真器的混合验证平台的支持。

关于Imperas

Imperas是RISC-V处理器模型、硬件设计验证解决方案和软件仿真虚拟原型的领先供应商。Imperas与开放虚拟平台(OVP)一 起促进了处理器、IP供应商、CPU架构、系统IP以及处理器和系统参考平台模型的开源，这些模型的范围从简单的单核裸机平台到采用SMP Linux的全异构多核系统。所有模型均可从Imperas网站www.imperas.com 和开放虚拟平台（OVP）网站www.OVPworld.org。