Perceptia 正式发布基于格芯（GlobalFoundries）22FDX 平台的 pPLL05 设计套件

2025 年 7 月 31 日，悉尼 -- 专注于高性能时钟 IP 领域的 Perceptia Device 公司于今日正式推出基于格芯（GlobalFoundries）22FDX® (22nm FD-SOI)工艺平台的 pPLL05 锁相环 IP 设计套件。

该款 pPLL05 锁相环是一款小尺寸、超低功耗的解决方案，专为需要低功耗（如电池驱动）应用场景的系统级芯 片（SoC）设计优化。Perceptia 为这款设计套件配套完整的布局，仿真和时序优化支持，助力 SoC 开发者高效地 将 pPLL05 集成至其设计之中。

pPLL05 的主要技术特点包括：

• 功耗: 工作在 1GHz 输出频率时,低于 0.77 毫瓦
• 输出频率范围: 最高 1 GHz, 支持整数及小数 N 分频(Fraction-N)输出模式
• PLL 锁定时间: 少于 300 个参考时钟周期
• 尺寸: 具备极高的面积效率，将模拟电路模块占用面积降至最低
  •  在 22FDX 工艺节点仅 0.009 平方毫米

pPLL05 支持整数-N 与分数-N 两种频率合成模式，可实现精细的输出频率控制。同时其使用的全数字控制接口 便于与标准数字设计流程集成，同时支持软件配置，从而实现优秀的控制“灵活性”。

“我们本次推出的 pPLL05 专为功耗要求严苛的使用场景打造,” Perceptia Device 首席技术官 Julian Jenkins 称 “通过采用我们这一套在格芯（GlobalFoundries）工艺上经过充分验证的设计 套件，工程师们可以放心地在电池容量限制严格的 FD-SOI 项目中实现低功耗时序架构。”

格芯（GlobalFoundries）22FDX 平台专为低功耗、高密度应用打造，适用于移动设备、边缘（终端） AI、射 频无线连接及嵌入式处理等应用场景。Perceptia Device 在这一工艺平台推出的 pPLL05，为客户提供了一款针对 FD-SOI 特性优化的差异化时钟解决方案。

pPLL05 设计套件包含项:

•   Liberty (.lib) 时序模型
•   Verilog 和 Verilog-A 仿真模型
•   GDSII 和 LEF 文件
•   CDL 格式设计网表
•   集成指南与布局约束说明文件
•   完整的验证报告及性能特性数据

该套件即日起向符合条件的授权客户开放获取。

如您希望咨询 pPLL05 IP 授权的相关事宜,或需要 IP 技术简报，请联系 sales@perceptia.com。您也可以访问 Perceptia Device 官方网站 www.perceptia.com 获取更多信息。

关于 pPLL05

pPLL05 是一款小尺寸、低功耗的锁相环（PLL）IP 核，专为先进工艺节点设计优化。适用于包括物联网 （IoT）和嵌入式系统在内的多种低功耗高性能应用场景。

关于 Perceptia Devices

Perceptia Devices 总部位于澳大利亚悉尼，是行业领先的半导体 IP 和设计服务提供商。我们专注于高速与 超低功耗的混合信号芯片设计，致力于为无线通信、人工智能（AI/ML）、数据转换及混合信号 SoC 等多领域客 户提供时序精准、集成高效的解决方案。凭借深厚的技术积累和灵活的设计能力，Perceptia 在过去 20 余年中助 力客户加速产品开发，实现卓越性能。

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