Cadence推出业界首款面向JEDEC开发的DDR5初版标准的接口IP原型设计
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ä¸å½ä¸æµ·, 01 May 2018 -- 楷ç»çµåï¼ç¾å½Cadenceå ¬å¸ï¼NASDAQ: CDNSï¼ä»æ¥å®£å¸ï¼é¢åæ£å¨ç±çµåå ä»¶å·¥ä¸èåä¼ï¼JEDECï¼å¶è®¢ç DDR5åçæ åç馿¬¾æ¥å£IPè¯çåå设计已ç»å®æãCadenceæµè¯è¯çéç¨TSMCç7nmå·¥èºï¼æ°æ®éçå¯è¾¾4400å ä¼ è¾çæ¯ç§ ï¼MT/secï¼ï¼è¾ç®åé度æå¿«åç¨ DDR4åå¨å¨ç 3200 MT/sec æé« 37.5%ãåºäºè¿é¡¹éç¨ç¢å¼çæå°±ï¼é«ç«¯æå¡å¨ãåå¨åä¼ä¸çº§åºç¨çSOCä¾åºåå¯ä»¥éç¨Cadenceç»è¿è¯çéªè¯çPHYåæ§å¶å¨IPå¼åDDR5 åå¨å¨åç³»ç»ãå¦éäºè§£æ´å¤å 容ï¼è¯·åé www.cadence.com/go/ddr5iptestchipã
“TSMCå åæè¯å°ä¸ä¸ä»£DRAM对ä¼ä¸åæ°æ®ä¸å¿å®¢æ·çéè¦æä¹ï¼”TSMC设计åºç¡è®¾æ½å¸åºé¨é«çº§ä¸»ç®¡ Suk Lee 表示ã“éè¿æ¤æ¬¡DDR5ååå¨ä»¶å¨æä»¬ä¸çé¢å ç7nmå·¥èºä¸çæåæµçï¼Cadenceè¯æäºåæ¹çç´§å¯åä½ï¼æä»¬æ·±æè£èãè¿ä¸æå°±ä¸ºæªæ¥å¨ TSMCå¶é çæå¡å¨ååå¨è¯çæä¾äºä¸ä¸ªæ´é«å¸¦å®½åæ´å¤§å®¹éçè§£å³æ¹æ¡ã”
“ä½ä¸ºCadence DDR PHY éªè¯ååä½é¡¹ç®çæåï¼MicronåCadenceæä¾äºé¦æ¬¾é¢åDDR5åçæ åçMemoryåå设计4 Micron计ç®åç½ç»äºä¸é¨æ°æ®ä¸å¿ä¸»ç®¡ Ryan Baxterè¡¨ç¤ºã“æä»¬é常ç好Cadence DDR5 IPæµè¯è¯çï¼å®å¯ä»¥ä¸æä»¬ç DDR5åååå¨å¨å¨ä»¶å¨ 4400 MT/secæ°æ®éçä¸å®ç°è¯å¥½çäºæä½æ§ã”
“Cadence䏿æ¨å¨æ°ä¸ä»£é«éåå¨å¨çå¼åè¿ç¨ï¼å©åå¹¶çªç ´æå¡å¨ï¼åå¨åä¼ä¸çº§è®¾å¤çåå±ãç¸è¾äºDDR4ï¼éç¨DDR5çç³»ç»å¸¦å®½æ´é«ï¼ ä¸åæ¯ç¹ä¼ è¾çåèæ´ä½ï¼è¶³ä»¥æ»¡è¶³æ´å¤§æ°æ®éç计ç®è´è½½ï¼”Cadenceå ¬å¸èµæ·±å¯æ»è£å ¼IP äºä¸é¨ä¸»ç®¡ Babu Mandava表示ã“Cadence çæ°ä¸ä»£ DDR IP å·²ç»å°±ç»ªï¼éæ¶å¯ä¾è®¾è®¡å®ç°ï¼æä»¬å°å ±åæ¨è¿DDR5 SoC设计ã”
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