牛芯PCIe IP再进阶：从PCIe 5.0迈向PCIe 6.0，释放AI时代超高速互联潜能

2026-09-21 -- 作为 SoC 芯片内部打通 CPU、GPU、AI 加速器、企业级 SSD 的核心 “数据大动脉”，PCI Express 高速接口 IP 的带宽上限，直接约束着 AI 大模型训练、高性能计算、数据中心的算力释放。随着大模型参数规模爆发式增长，HPC、下一代存储与网络设备对芯片互联带宽提出成倍级提升要求，PCIe 6.0 以 64GT/s 的超高速率，成为算力升级的关键底座。

继完成 PCIe3.0‑5.0 全栈 IP 技术突破并实现客户落地之后，牛芯半导体持续深耕高速 SerDes 物理层核心技术，自主完成 PCIe 6.0 PHY IP 的研发开发，构建起覆盖 PCIe3.0/4.0/5.0/6.0 完整的高速互联 IP 产品矩阵。牛芯 PCIe 6.0 IP 面向国产先进工艺打造，同步布局更先进工艺节点下的 112G/PCIe6 Combo PHY 方案，为国内 AI 算力芯片、数据加速卡、下一代存储控制器、交换芯片提供自主可控的超高速互联选择。

PCIe 6.0 IP：64GT/s 速率跃升，迎战下一代算力带宽挑战

AI 算力集群、超大规模数据中心对带宽的渴求，推动 PCIe 标准迭代至 6.0 版本，单通道速率翻倍至 64GT/s，可极大降低数据传输时延，满足海量数据实时交互需求。牛芯半导体自研 PCIe6 PHY IP，面向复杂背板与板级信道环境，采用全自适应可编程的收发端均衡架构，搭配高性能集成 PLL、高鲁棒性时钟数据恢复 CDR，解决超高速传输下信号衰减、串扰、抖动等难题。

该 PHY 每通道搭载独立 MCU 单元，内置片上眼图监测模块、PRBS 码型发生器与误码检测模块，具备完善的链路诊断能力，极大方便客户完成芯片回片后的调试与性能验证。支持协议包含 PCIe6.0、802.3bj、CPRI、JESD204D，并行数据位宽支持 32/40/64/80/128/160bit，可灵活匹配不同 PCS 层设计需求。

在关键性能指标上，实测X4 通道 PMA 具备优异的性能表现，TX 最大输出摆幅可达 1200mVpp，输出综合信噪比SNDR>39dB；RX支持高达40dB以上插损补偿能力，TX+RX 总时延约 12ns；全场景下可稳定实现 36dB 带 2mV rms 串扰的端到端信道损耗补偿，在高损耗、强串扰的实际系统环境中保障链路稳定工作。

PCIe6 PHY 收发架构示意图

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• PCIE 6.0/5.0/4.0/3.0/2.0

牛芯 PCIe 6.0 IP 瞄准 AI 加速器、高性能交换芯片、下一代企业级 SSD 主控、高速数据采集设备等场景，为国产高端芯片提供高性价比的 64GT/s 物理层解决方案，目前已经向重点客户开放技术评估，加速推进流片导入。

技术延伸：面向超高速时代，布局 112G SerDes 与先进工艺 Combo PHY

算力的持续演进不会止步于 PCIe6 的 64GT/s，面向未来超 800G/1.6T 网络、下一代超高速互联需求，牛芯同步完成国产先进工艺下 112G SerDes IP 开发，单通道速率覆盖 1.25Gbps‑112Gbps；采用 PAM4 调制，全场景下可稳定实现 40dB 带 0.75mV rms 串扰的信道补偿；X4 PHY 面积功耗控制优异，支持LR/MR/VSR/XSR多种信道传输应用场景。

面向更高阶工艺平台，牛芯推出 112G/PCIe6 Combo PHY，兼容 PCIe6.0、802.3bj 等多类高速协议，支持自动协商与链路训练。依托先进工艺实现极致能效比，X4 通道 PHY 绘制面积及功耗大幅优化，实现多协议硬件资源共享，帮助客户控制芯片面积与研发成本，适配下一代旗舰级 SoC 的设计需求。

回顾成熟产品线：PCIe5.0/4.0/3.0，覆盖全场景互联需求

PCIe5.0 IP：32GT/s 成熟落地，筑牢当前算力底座

牛芯 PCIe5 PHY 已经完成硅验证，单通道速率 1.25G‑32Gbps，兼容 PCIe5.0、SATA3.0、SAS4.0 等多协议，独有 Phase‑Align 相位对齐功能，提升复杂系统环境鲁棒性；支持自适应 RX CTLE+DFE 均衡，内置片上眼图监控。X4 PMA，具备优秀 TX 输出摆幅，已经被多家头部芯片厂商采纳，落地于 AI 算力超节点、加速卡、高端 SSD 主控项目。

PCIe4.0 IP：高性价比的主流算力互联方案

牛芯 PCIe4.0 PHY IP 采用标准 PMA/PCS 分层架构，原生 PIPE 接口，完整 FFE+CTLE+DFE 自适应均衡。已完成多档国产工艺平台验证，应用在 PCIe 交换芯片、Retimer 重定时器等产品，兼顾性能、面积与成本，是中端 AI、企业存储芯片的优选方案。

PCIe3.0 IP：成熟工艺，稳定可靠的基础互联选择

作为市场广泛使用的高速接口，牛芯 PCIe3.0 IP 深度优化面积功耗，在多款国产成熟工艺平台完成硅验证，已实现量产落地，服务于数据中心交换、工业控制、消费类芯片等广阔市场。

硬核技术实力：从物理层到子系统级的全流程支撑

从 PCIe3.0 迈向 PCIe6.0，牛芯形成完整的高速物理层技术护城河，为客户提供一站式 IP 与技术服务：

1、优异的信号完整性表现：自研模拟前端与全套均衡算法，在不同工艺、不同信道条件下实现优于10⁻¹² 的误码率，保障超高速数据传输可靠性。

2、灵活可配置，兼顾性能与功耗：支持多种通道位宽、通道数量配置，适配 PCIe、以太网、JESD204 等多协议复用；精细化电源管理，兼顾高性能与低功耗诉求。

3、全协议兼容，生态无缝对接：产品向下兼容历代 PCIe 标准，降低客户系统迁移的适配成本。

4、完善的调试诊断能力：片上眼图监测、PRBS 测试工具内置在 PHY 内部，大幅缩短客户芯片调试周期。

牛芯团队具备完整高速互联系统技术支撑能力：牛芯不仅仅交付经过验证的 IP，还可配套提供链路仿真、信号完整性分析、系统调试等全流程技术支持，帮助国产芯片企业加速产品上市节奏。

面向 AI 驱动的超高速互联时代，牛芯半导体团队已完成 PCIe 5.0 量产落地、PCIe 6.0 开发就绪、112G SerDes 以及高阶工艺 Combo PHY 前瞻布局，持续迭代高速 SerDes 核心技术，补齐国产高速接口 IP 能力短板。