奎芯科技亮相IP-SoC China 2026，分享高速接口 IP 与 Chiplet 进展
责编：Johnson Zhang, EE Times China
9 月 10 日，由 Design & Reuse 主办、上海 EDA/IP 创新中心联合主办的 IP-SoC China 2026 在上海浦东举行。奎芯科技产品市场总监李菁受邀在「AI Chip Architecture」专场作报告，展示了公司在高速接口IP和Chiplet产品开发应用上的最新进展和探索。
IP-SoC China 是 Design & Reuse 在亚太举办的年度 IP 专题会议，邀请了国内外众多领先的IP及EDA厂商围绕技术创新、生态共建等议题展开讨论，挖掘发展机遇。
AI：从算力竞争转向互联竞争
报告开篇提出，大模型的发展已经从「算力竞争」进入「互联竞争」。内存带宽与容量需求激增之后，传统 IO 难以满足 Chiplet 时代的互联需求，瓶颈从单颗芯片的算力，转移到了系统的数据供给能力。
由此产生的互联需求分为两个方向，二者解决的不是同一个问题：Scale-up 关注提升单节点的性能与集成度，依赖 D2D（UCIe）与 C2C 等封装内与芯片间互联；Scale-out 关注增加节点数量实现弹性扩展，依赖高速 SerDes、可插拔光模块与 CXL。低延迟与低功耗直接决定 AI 应用的可用性与成本效益——这也是 D2D 互联近两年从「可选项」变成「架构前提」的重要原因。
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