Cadence與聯電合作開發28奈米HPC+製程中類比/混合信號流程的認證

此認證供客戶利用整合及全面的AMS解決方案，加速於聯電先進製程28奈米的設計

2019å¹´8月6æ—¥ -- 聯華電子今（6日）宣布Cadence®é¡žæ¯”/混合信號（AMS）晶片設計流程已獲得聯華電子28奈米HPC+製程的認證。 透過此認證，Cadence和聯電的共同客戶可以於28奈米HPC+製程上利用全新的AMS解決方案，去設計汽車、工業物聯網（IoT）和人工智慧（AI）晶片。 此完整的AMS流程是基於聯電的晶圓設計套件（FDK）所設計的，其中包括具有高度自動化的電路設計、佈局、簽核和驗證流程的一個實際示範電路，讓客戶可在28奈米的HPC+製程上實現更無縫的晶片設計。

Cadence AMS流程結合經客製化確認的類比/數位驗證平台，並支持更廣泛的Cadence智能系統設計™ç­–略，加速SoC設計的卓越性。 AMS流程具有整合標準元件數位化的功能，非常適合數位輔助類比的設計，是客戶使用28奈米HPC+製程，開發汽車、工業物聯網和AI應用的理想解決方案。

經過認證的完整AMS流程包括Virtuoso®æ¨¡æ“¬è¨­è¨ˆç’°å¢ƒï¼ˆADE），Virtuoso圖形編輯器，Virtuoso佈局套件，Virtuoso空間基礎繞線器，Spectre®å¹³è¡ŒåŠ é€Ÿæ¨¡æ“¬å™¨ï¼ˆAPS），帶有整合Xcelium®å¹³è¡Œé‚è¼¯æ¨¡æ“¬å¼•æ“Žçš„Spectre AMS Designer，Voltus™-Fi客制化電源完整性解決方案，Innovus™å¯¦æ–½ç³»çµ±ï¼ŒQuantus™å¯„生效應萃取解決方案和物理驗證系統（PVS）。 該流程提供以下內容：

•  前端設計：提供控角、統計和可靠性模擬; 電路和元件檢查，以及類比和混合信號模擬和驗證管理。
•  客制佈局設計：提供先進的電遷移和寄生感知環境，包括圖形驅動佈局和模組生成、線編輯器和引腳到主幹的佈線、符號置放、電子感知設計和壓敏規則。
•  後佈局的寄生模擬和電遷移及電位降（EM-IR）分析與整合簽核：包括寄生元件參數擷取，電路佈局規則檢查(DRC)和電路佈局驗證（LVS）檢查。
•  混合信號OpenAccess：在單個OpenAccess設計數據庫上運行的Virtuosoå’ŒInnovus平台之間實現完全互動能力，使混合信號設計人員能夠直接在Virtuoso環境內使用Innovus工具，且能無縫地執行數位區塊的實作。

Cadence的客製化IC與PCB部門產品管理副總Wilbur Luo表示:「Cadence與聯華電子合作，提供了經28HPC+技術認證的AMS整合設計流程，該技術基於Cadence業界領先的客制類比/數位和簽核以及驗證平台。此認證推動了SoC設計的卓越性，使得聯電的客戶得以利用最先進的功能工具組，進行電路設計、性能與可靠性驗證、自動佈局以及區塊和晶片整合，使他們能夠在汽車、工業物聯網和AI應用晶片設計上更有十足的把握。」

聯華電子量產就緒的28奈米HPC+製程採用高介電係數／金屬閘極堆疊技術，廣泛支援各種元件選項，以提升彈性及符合效能需求，同時針對多樣的產品系列，例如應用產品處理器、手機基頻、Wi-Fi，數位電視 / 機上盒，毫米波等具備高介電係數／金屬閘極堆疊及豐富的元件電壓選項、記憶體位元組及降頻／超頻功能，有助於系統單晶片設計公司推出效能及電池壽命屢創新高的產品。

聯華電子矽智財研發暨設計支援處林子惠處長同時表示:「透過與Cadence的合作，結合Cadence AMS流程和聯電設計套件，開發了一個全面而獨特的設計流程，為我們在28奈米HPC+製程技術的晶片設計客戶提供可靠與高效的流程。憑藉此流程的功能優勢，提供用戶詳細說明，以利客戶透過聯華電子的流程提升生產力，可更快地將下一代的創新產品推向市場。」

如需支援28奈米HPC+製程技術的Cadence AMS流程之詳細資訊，請參閱www.cadence.com/go/UMC28HPCp。