Cadence 与TSMC和Microsoft扩大合作,以加速云端千兆级设计的时序签核
SAN JOSE, Calif., Dec 7, 2021 -- 楷登电子(美国 Cadence 公司,NASDAQ:CDNS)今日宣布了 2021 年与TSMC和Microsoft三方合作的成果,该合作的重点是利用云基础设施加速 100 亿级以上晶体管设计的数字时序签核。这些大型设计是先进应用的核心,如超大规模计算、图形和机器学习 (ML) 应用。鉴于这些设计规模庞大,工程团队一直面临着进度和计算预算方面的挑战。通过此次合作,用户可以通过采用Cadence®Tempus™ Timing Signoff Solution 和 TSMC 的技术,使用即用型Cadence CloudBurst™ Platform 和 Microsoft Azure 云服务,加快签核进度并降低计算成本。
关于合作的细节,客户可以在 TSMC-Online 下载白皮书,网址为:https://online.tsmc.com/online/。该白皮书包含了以分布式执行为重点的云扩展策略、Cadence Tempus Timing Signoff Solution 云服务执行的详细说明、脚本样本、Cadence CloudBurst 参考架构和Microsoft的 Azure Cloud IT 最佳案例实践。
"半导体设计人员不断突破极限,创造出规模越来越大的设计,对于设计团队来说,满足他们紧张的产品进度至关重要,”TSMC设计基础设施管理部副总裁 Suk Lee 说,“在过去的一年里, 我们通过TSMC OIP 云端联盟与 Cadence 和Microsoft开展了密切合作,使我们的共同客户可以利用我们的先进工艺技术、Cadence 的签核解决方案和云产品组合、及Microsoft Azure 平台来无缝处理千兆规模的设计,同时迅速将差异化产品推向市场。”
Microsoft Azure 公司硅、建模和仿真部总经理 Mujtaba Hamid 补充说:“Microsoft的 Azure 云平台使 HPC 客户能够在如硅设计签核的要求严苛的场景中推进可能性的极限。我们与 Cadence 和TSMC的合作继续为云加速硅设计铺平道路,使工业界能够提供最高质量的产品并实现上市时间目标
在云上进行千兆级设计时序签核
为了解决千兆级设计的签核问题,Cadence Tempus Timing Signoff Solution 采用了大规模并行架构,即分布式静态时序分析 (DSTA)。DSTA 已经在大规模的TSMC先进工艺节点流片中通过了生产验证,并提供了业内最大规模的设计所必需的签核可扩展性。与传统的非分布式 STA 方法相比,使用 DSTA,Cadence 展示了一种方法学,将计算成本最小化,并在几小时内(而不是几天)完成了 100 亿以上晶体管设计的时序签核。对于那些希望专注于卓越设计和PPA 结果,同时不想在 IT 设置和云安全环境上花费精力的客户,Cadence CloudBurst 平台为完整的设计流程或特定功能(如时序签核)的峰值需求提供了一个随时可用、针对 EDA 经过优化的安全云环境。
“通过我们与TSMC和Microsoft的持续合作,我们正在建立新的行业基准,并通过在云上采用 Tempus Timing Signoff Solution ,可以支持客户满足严苛的设计周期要求,"Cadence 公司资深副总裁兼数字与签核部总经理 Chin-Chi Teng 博士说,”我们的软件在云上具有可扩展性,加上随时可用的Cadence CloudBurst 环境,使我们的客户能够有效地管理时间最紧迫、要求最高的半导体设计项目。“
Cadence Tempus Timing Signoff Solution 是 Cadence 广泛的全流程数字套件的一部分,为客户提供了一个可预测、更快的设计收敛路径。CloudBurst 平台提供了对 Cadence 工具的快速、便捷访问,是广泛的 Cadence 云产品组合的一部分。数字和云产品组合支持Cadence 智能系统设计 (Intelligent System Design™) 战略,助力客户实现系统级芯片 (SoC) 卓越设计。
关于 Cadence
Cadence 在计算软件领域拥有超过 30 年的专业经验,是电子设计产业的关键领导者。基于公司的智能系统设计战略,Cadence 致力于提供软件、硬件和 IP 产品,助力电子设计概念成为现实。Cadence 拥有世界上最具创新精神的企业客户群,他们向消费电子、超大型计算机、5G 通讯、汽车、航空、工业和医疗等极具活力的应用市场交付从芯片、电路板到系统的卓越电子产品。Cadence 已连续七年名列美国《财富》杂志评选的 100 家最适合工作的公司。如需了解更多信息,请访问公司网站 cadence.com.
Related Semiconductor IP
- AES GCM IP Core
- High Speed Ethernet Quad 10G to 100G PCS
- High Speed Ethernet Gen-2 Quad 100G PCS IP
- High Speed Ethernet 4/2/1-Lane 100G PCS
- High Speed Ethernet 2/4/8-Lane 200G/400G PCS
Related News
- 新思科技、台积电和微软Azure实现时序signoff新流程
- Cadence与TSMC 、微软三方联手,利用云基础设施大幅缩短半导体设计的时序签核周期
- Kandou采用Cadence的模拟/混合信号时序和功耗签收工具推出基于28nm制程的高速串行解串器(SerDes PHY) IP
- Synopsys将分层时序签名作为主流